（原标题：0.7nm要来了，Imec和Intel：分享蹊径图）

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英特尔、台积电和三星现时正在将其工艺推动至 1.8nm（18A）和 1.6nm（16A），采选全栅极晶体管（英特尔称之为 RibbonFET），并进一步推动至 14A 节点。对于更远的工艺，imec 一直在研究工艺蹊径图高下一代互补场效应晶体管 (CFET) 堆叠晶体管。下一步是圭表单位，将 CFET 与布线相结合。

本周，imec 将在 2024 年 IEEE 海外电子确立会议 (IEDM) 上展示其 CFET 圭表单位。圭表单位包含两行 CFET，中间有一个分享信号布线墙。字据 imec 的假想本领协同优化 (DTCO) 研究，这种双行 CFET 架构的主要上风是简化了工艺，并显赫减少了逻辑和 SRAM 单位面积。与传统的单行 CFET比较，新架构允许将圭表单位高度从 4T 裁减到 3.5T 。

imec 还在 IEDM 上展示了这种双排 CFET 架构的一个枢纽构建模块：一个功能性单片 CFET，其后头径直搏斗底部 pMOS 器件的源极/漏极，早在 6 月份他就对此进行了描摹。该器件采选 EUV 后头图案化构建，可确保后头电源和信号布线密集，以及由正面、后头搏斗和后续后头金属层创建的源极/漏极之间细巧笼罩（<3nm 精度）。半导体行业在制造单片 CFET 器件方面赢得了长足的跳跃，这些器件有望在逻辑本通晓线图中取代全栅纳米片 (NSH)。n 和 pFET 器件的堆叠与用于电力传输和信号布线的后头本领相结合，有望在功率、性能和面积 (PPA) 方面带来上风。

可是，在电路层面，仍有多种聘请不错将 CFET 集成到圭表单位中，以督察或增强预期的 PPA 上风。尤其具有挑战性的是中线 (MOL) 齐集，行将源极/漏极和栅极触点齐集到第一条金属线（后头和正面）的互连，并确保电源和信号的顶部到底部齐集。

(a) 单行 CFET 和 (b) 双行 CFET 的想法默示。触发器 (D 型触发器或 DFF) 的布局自大，从单行过渡到双行 CFET 时，单位高度和面积减少了 24nm（或 12.5%）

从 DTCO 的一项比较圭表单位架构的研究中，imec 标明双排 CFET 在 A7 逻辑节点的可制造性和面积效用之间已毕了最优均衡。这种新架构从基单位运行，其中 CFET 的一侧针对电源齐集进行了优化 - 包括一条电源轨 (VSS)，用于将电源从后头运送到顶部器件，以及为底部器件提供径直后头齐集。另一侧针对信号齐集进行了优化，通过提供中间布线壁 (MRW) 来已毕从上到下的齐集。然后通过镜像两个基单位变成双排 CFET 圭表单位（具有两排堆叠器件），这两个基单位分享疏通的 MRW 以已毕信号齐集。

“咱们的 DTCO 研究标明，每 3.7 个 FET 分享一个 MRW 足以构建逻辑和 SRAM 单位。与‘传统’单行 CFET 比较，这使咱们偶而将圭表单位高度从 4T 进一步裁减到 3.5T。这意味着 SRAM 单位的面积显赫减少 15%”，imec DTCO 时势总监 Geert Hellings 说谈。

“与采选 A14 NSH 本领构建的 SRAM 比较，基于双行 CFET 的 SRAM 可使面积缩小 40% 以上，为 SRAM 提供了进一步的彭胀旅途。”

双排 CFET 还简化了工艺，因为两排 CFET 器件之间共用一个 MRW 沟槽。这么就无需突出的高纵横比通孔来齐集顶部和底部器件（若是需要），从而裁减了 MOL 工艺的复杂性和老本。

Hellings 默示：“自 7nm 本领节点以来，除了传统着实立缩放除外，通过 DTCO 进行的圭表单位优化还提供了越来越大的节点到节点密度加多份额。”

“对于咱们对 CFET 架构的 DTCO 研究，咱们从将来 CFET 工场设思的工艺身手运行，以确保与行业关联的工艺历程。此外，咱们通过在 imec 的 300 毫米洁净室中进行的本领想法考据来考据咱们的臆造工场想法。臆造工场和履行查验线步履的结合是推动咱们蹊径图的枢纽一步。”

除了imec除外，咱们也看到了英特尔的分享的新进展。

英特尔的三大冲破

今天，英特尔代工本领研究团队晓谕了欺诈超硅材料（ beyond-silicon materials）、芯片互连和封装本领等本领在二维晶体管本领方面赢得的本领冲破。该公司将在 2024 年 IEEE 海外电子确立会议 (IEDM) 上发表七篇我方的论文以及与 imec 等行业联合股伴联结的两篇论文，以展示其研究恶果。

英特尔败露的信息包括一项新研究，该研究提升了全栅 (GAA) 晶体管的范畴和性能，包括使用硅和使用超硅材料的原子级厚度 2D 晶体管。英特尔还空洞了其减法钌本领，该本领可提升互连性能和可彭胀性，最终已毕晶体管之间更小的连线，以及一项芯片封装冲破，可将芯片到芯片的拼装微辞量提升 100 倍。

英特尔本领研究团队是英特尔代工场的一部分，往常 50 年来，该团队一直被称为组件研究团队。该团队奋发于开辟近期交易化的居品，而不是英特尔实验室的永远狡计。本领研究团队以为英特尔的很多基础本领铺平谈路而驰名，最新的转换本领（如 PowerVia 后头供电和 RibbonFET 栅极环绕架构）均源自该团队。

互连彭胀赢得冲破

跟着晶体管变得越来越小，齐集它们的导线（互连线）也必须变得越来越小。铜是数十亿纳米级导线的首选材料，这些导线在芯片里面复杂的 3D 网格中传输电力和数据。事实上，当代芯片里面的互连线长达 50 英里。可是，缩小这些微不雅导线的身手正在缓缓减轻，而且大多数替代决策不稳健宽绰量出产。这是迈向更小工艺节点的枢纽拦阻。

与您在家顶用于电器的圭表铜线特别一样，在晶体管之间传输电子的电线需要绝缘笼罩层，以防护电子参加不该去的地点，但这会导致电线收缩的问题。

由于铜镶嵌工艺的条目，缩小处理器中的互连线特别贫困，铜镶嵌工艺是一种用于制造互连线的添加工艺。最初，创建一个沟槽，然后在沟槽中千里积一个用作绝缘体的障蔽。然后在障蔽顶部摈弃一个种子层，以便进行铜电镀；然后，在顶部千里积铜。然后抛光掉顶部填塞的材料。

如上图所示，减少铜的用量有助于使导线变细，但同期也会裁减铜（履行）与抗争层和种子层的比例，因此跟着导线的缩小，电阻率会呈指数级加多。这意味着导线承载的电流会减少，从而裁减确立速率（以偏激他影响）并影响电容。

英特尔本领研究团队开辟了一种稳健宽绰量出产的工艺，该工艺使用钌代替铜，并使用气隙（air gaps）代替障蔽（barriers），后者是英特尔在 14nm 工艺节点中引入的一项本领。没错，不是使用物理绝缘障蔽来让电子移动到正确的位置，而是使用空气动作绝缘体（空气的介电常数约为 1.0），这也大大提升了电容（英特尔宣称 14nm 的电容提升了 17%）。

英特尔尚未涌现其减法钌（Subtractive Ruthenium）工艺的详备细节，但一般来说，该工艺的已毕时势是千里积钌，使用光刻胶图案界说所需的互连体式，然后蚀刻掉涌现的材料以留住图案化的互连。咱们详情会在演示过程中了解更多细节。

英特尔默示，其带有气隙的减法钌工艺可在 25 纳米以下间距（互连线之间的中心到中心距离）下提供高达 25% 的电容和匹配电阻。英特尔默示，其研究团队“初度在研发测试器用中展示了一种实用、经济高效且稳健宽绰量制造的带有气隙的减法钌集成工艺，该工艺不需要在通孔周围缔造崇高的光刻气隙禁区，也不需要需要聘请性蚀刻的自瞄准通孔历程。”

英特尔狡计最初将这种本领用于间距最小的最枢纽层，而圭表铜本领将用于不太敏锐的表层。虽然，这也故意于其 PowerVia 后头供电。最终，这些较小的导线将偶而齐集到较小的晶体管，英特尔默示，这项本领可能会在将来的英特尔代工场节点中使用。

环栅（GAA）晶体管的冲破

英特尔的 RibbonFET 是 FinFET 问世 13 年以来英特尔的首款新式晶体管假想。它是英特尔首款全栅 (GAA) 晶体管，初度亮相时采选 20A 和 18A 节点。它采选堆叠的纳米片，所有被栅极包围，而不是像 FinFET 那样三面包围鳍片。

现时，挑战在于进一步缩小 GAA 假想，英特尔正在通过圭表硅假想和使用新的 2D 材料来科罚这一问题。借助圭表硅，英特尔的晶体管败露自大增强的全栅极 RibbonFET CMOS 缩放，栅极长度为 6nm，纳米带/纳米片厚度为 1.7nm，同期提供更正的短通谈效应和更高的性能。

在第一面，右侧的栅极长度与电子速率图自大了令东谈主印象深入的弧线。幻灯片中间的表格自大了与现存晶体管本领的比较，其中纳米带的 Tfin/Tsi（鳍片厚度/纳米带厚度）险些是 FinFET 中使用的鳍片厚度的两倍。

最大的问题是，硅之后是什么？在 CFET 晶体管问世之后，GAA 的下一步是将 NMOS 和 PMOS 晶体管中使用的材料改为 2D 材料（厚度惟一几个原子）。第二张幻灯片空洞了英特尔使用原子厚度的过渡金属二硫化物 (TMD) 材料赢得的进展，东谈主们宽绰合计，TMD 材料是硅之后使用的材料。

英特尔使用钼基材料制造了栅极长度为 30nm 的 2D 全栅极 NMOS 和 PMOS 晶体管。英特尔宣称，这一努力已毕了“同类最好的 NMOS 驱动电流”，比第二好的已发布国法提升了 2 倍。右侧图表自大，该研究器用的阐发优于其他肖似的 TMD 探索性研究。

英特尔的晶体管专题还归来了往常 60 年的晶体管本领，并命令业界采选步履，开辟在低于 300mV 的超低 Vdd（电源电压）下责任的晶体管，这比今天的 1V 范围大幅裁减。这是 2030 年代和 2040 年代的蔓延方向。

值得一提的是，最近有一个对于Intel 18A工艺良率仅有10%的传言。对此，英特尔的前CEO Pat Gelsinger修起谈：“将良率说成 % 是不对适的。大晶粒的良率较低，小晶粒的晶粒良率高。任何使用良率百分比动作半导体健康现象的缱绻而不界说芯片尺寸的东谈主，都不了解半导体良率。良率以残障密度默示。”

先进封装的冲破

英特尔的新聘请层改动 (SLT：Selective Layer Transfer) 本领偶而以极高的速率将所有芯片晶圆齐集到另一个晶圆上 — 英特尔默示，SLT 可将芯片到芯片拼装过程的微辞量提升 100 倍。借助 SLT，不错一次性将所有充满芯片的晶圆齐集到底层晶圆，何况不错聘请单个芯片进行键合，而其他芯片则不错排斥。该本领使用无机红外激光脱键合。

英特尔还指出，SLT“使超薄芯片具有更好的活泼性，与传统的芯片到晶圆键合比较，不错已毕更小的芯片尺寸和更高的纵横比。”英特尔对这项新本领的描摹并不所有明晰，是以咱们但愿从演示中了解更多信息。这似乎将成为使用重组晶圆的要津的绝佳替代决策。

英特尔还将受邀在 IEDM 上就将来的封装科罚决策发扮演讲。上头的幻灯片展示了 EMIB-T，此前从未败露过。指示一下， EMIB 是英特尔的镶嵌式多芯片互连桥，是 一种将芯片齐集在一都的低延迟、低功耗和高带宽互连。

英特尔涌现，EMIB-T 代表 EMIB-TSV。此变体标记着首个使用 TSV 通过桥接器发送信号（而不是将信号绕过桥接器）的 EMIB 已毕。

https://www.eenewseurope.com/en/imec-shows-double-row-cfet-standard-cell-for-a7-process-node/

https://www.tomshardware.com/pc-components/cpus/intel-looks-beyond-silicon-outlines-breakthroughs-in-atomically-thin-2d-transistors-chip-packaging-and-interconnects-at-iedm-2024

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